了解如何將串行收發器應用到您的 UltraScale? FPGA 設計中。了解并利用串行收發器模塊的特性，如 8B/10B 和 64B/66B 編碼、通道綁定、時鐘校正和逗點檢測。其它專題包括 UltraScale FPGA 收發器向導的用法、綜合和實現的考慮因素、與收發器有關的電路板設計，以及測試與調試。本課程采用演講和動手實驗相結合的方式教授。

發布日期

February 2015

適應水平

連接功能3

培訓時間

2天

課程對象

FPGA 設計者和邏輯設計者

必備條件

◆ 擁有 Verilog 或 VHDL 經驗，或完成了利用 Verilog 進行設計或利用 VHDL 進行設計課程的學習

◆ 熟悉邏輯設計（狀態機和同步設計）

◆ FPGA 架構和 Xilinx 實現工具方面的基礎知識會很有幫助

◆ 熟悉串行 I/O 的基礎知識和高速串行 I/O 標準也很有幫助

軟件工具

◆ Vivado? System Edition 2014.4

◆ Mentor Graphics ModelSim 仿真器 10.4

硬件

◆ 架構： UltraScale FPGA*

◆ 演示板：無*

* 本課程重點介紹 UltraScale 架構。欲了解課內實驗板的詳細說明或其它定制方面信息，敬請聯系當地授權培訓機構。

獲得的技能

完成這次全面的培訓之后，您就會知道如何：

◆ 描述和利用 UltraScale FPGA 串行收發器的端口和屬性

◆ 有效利用千兆位級收發器的下列特性：

   ◇ 64B/66B 和其它編碼/解碼、逗點檢測、時鐘校正和通道綁定

   ◇ 預加重和線性均衡

◆ 使用 UltraScale FPGA 收發器向導在設計中給出 GT 原語示例

◆ 獲取適當的參考資料來解決電路板設計問題，包括信號完整性、電源、參考時鐘和跡線設計

課程概要

第1天

◆ UltraScale FPGA 概要

◆ UltraScale FPGA 收發器概要

◆ UltraScale FPGA 收發器時鐘與復位

◆ 收發器向導概述

◆ 實驗 1: 收發器內核生成

◆ 收發器仿真

◆ 實驗 2：收發器仿真

◆ PCS 層通用功能

第2天

◆ PCS 層編碼

◆ 實驗 3： 64B/66B 編碼

◆ 收發器實現

◆ 實驗 4：收發器實現方案

◆ PMA 層詳情

◆ 收發器板設計的考慮事項

◆ 收發器設計信號完整性

◆ 收發器測試與調試

◆ 收發器應用實例

實驗說明

◆ 實驗 1：生成收發器內核 - 利用 UltraScale FPGA 收發器向導創建實例化模板。

◆ 實驗 2: 收發器仿真 – 使用 IP 范例設計仿真收發器 IP。

◆ 實驗 3： 64B/66B 編碼 - 利用 UltraScale FPGA 收發器向導生成 64B/66B transceiver內核，進行設計仿真和結果分析。

◆ 實驗 4: 收發器實現 – 使用 IP 范例設計實現收發器 IP。