DSP設(shè)計流程通常包括以下步驟：

　　· 用 The MathWorks推出的業(yè)界標準工具配合賽靈思的 System Generator與AccelDSP 綜合工具開發(fā)并驗證硬件模型。

　　· 生成 HDL 位和周期仿真精確的電路圖，也就是說，其行為確保符合原始模型中的功能。

　　· 設(shè)計綜合并生成比特流，用于 FPGA 的編程。現(xiàn)在FPGA 設(shè)計人員無需將 DSP 工程師或系統(tǒng)架構(gòu)師的設(shè)計方案轉(zhuǎn)變?yōu)?HDL，從而避免了既耗時且容易出錯的步驟。

　　在本模型中，設(shè)計人員可使用過濾器，過濾器的系數(shù)需要適應(yīng)于即將通過系統(tǒng)的數(shù)據(jù)，因此我們可通過共享存儲器向過濾器添加處理器組件。利用賽靈思工具，設(shè)計人員還能在系統(tǒng)生成器中調(diào)用軟件開發(fā)套件，編寫一些C代碼，以便根據(jù)數(shù)據(jù)更新系數(shù)，并編輯整個模塊，將其下載到開發(fā)板上進行實時調(diào)試，仍用 SimuLink 或 MATLAB 測試基準實現(xiàn)硬件協(xié)同仿真。最后，如需要修改某些 C 代碼的話，設(shè)計人員可即時進行修改，且無需對設(shè)計方案進行再編譯。

　　系統(tǒng)架構(gòu)師的角色就是完成整個設(shè)計工作，根據(jù)設(shè)計方案的復(fù)雜程度，架構(gòu)師可能需要在嵌入式、DSP 和 RTL等領(lǐng)域跨領(lǐng)域工作。這時，F(xiàn)PGA廠商就需要提供系統(tǒng)級和RTL級工具。

　　系統(tǒng)設(shè)計的理念需要集成不同領(lǐng)域的技術(shù)知識，在 FPGA 中更好地利用資源。隨著應(yīng)用對 DSP 功能的依賴程度越來越高，我們可讓處理器充分利用加速器的作用，從而大幅提高性能。事實上，F(xiàn)PGA 專用系統(tǒng)設(shè)計的一大優(yōu)勢就在于它能執(zhí)行系統(tǒng)分區(qū)，控制軟硬件實施的平衡。對許多用戶來說，已經(jīng)沒必要對低級 HDL 語言進行算法優(yōu)化。

　　FPGA 為設(shè)計、實施和修改片上系統(tǒng)級硬件提供了高度的靈活性，在目前全球產(chǎn)業(yè)面臨巨大壓力的情況下，這種靈活性對設(shè)計人員尤為重要，而且正不斷服務(wù)于更多的產(chǎn)業(yè)、公司和工程師。甚至在產(chǎn)品的設(shè)計階段，電子系統(tǒng)的設(shè)計人員就面臨著不斷加劇的商業(yè)挑戰(zhàn)和日益苛刻的產(chǎn)品要求，所以必須利用 FPGA 來解決難題，否則就難以工作。FPGA 廠商要與合作伙伴一道致力于提供新的設(shè)計方法，幫助客戶跟上快速發(fā)展的業(yè)務(wù)和產(chǎn)品要求的步伐，不斷實現(xiàn)進步。 不僅要滿足 FPGA 硅芯片的發(fā)展要求，還要滿足相關(guān)工具發(fā)展的要求，從而提供更加以市場為導向的、用戶更加友好的設(shè)計體驗。